Kamis, 08 Juni 2023

Laporan Akhir 2 Percobaan 2 (Modul 2)




1. Jurnal [Kembali]


2. Alat dan Bahan [Kembali]

A) Alat yang digunakan saat praktikum
a. Panel DL 2203C
b. Panel DL 2203D
c. Panel DL 2203S
d. Jumper

B) Alat yang digunakan saat simulasi di proteus
a. IC 74LS112 (JK filp flop)



b. Power DC (Vcc)
Vcc berfungsi untuk memberikan tegangan kepada input, dimana disini diberikan kepada switch SPDT.



c. Switch (SW-SPDT)
SPDT adalah singkatan dari Single Pole Double Throw. Switch jenis ini dapat menghubungkan dan memutuskan satu sambungan arus listrik pada dua arah sambungan.




d.  Logicprobe
Logic Probe adalah logic yang berfungsi sebagai keluaran/display





 3. Rangkaian Simulasi [Kembali]





 4. Prinsip Kerja Rangkaian [Kembali]

Pada rangkaian ini terdapat sebuah T flip flop yang dirangkai dari sebuah JK flip flop yang inputnya disatukan. Pada kaki T (J-K) dihubungkan ke power sehingga akan selalu berlogika 1. Kaki CLK dihubungkan pada input clock. Kaki Set (S) dihubungkan pada input switch SPDT B1 dengan keadaaan logika 0. Sedangkan input Reset (R) dihubungkan pada input switch SPDT B0 dengan keadaaan logika 1. Dari keadaan tersebut output yang dihasilkan adalah Q=1 dan Q’=0.

Rangkaian T flip-flop memiliki prinsip, yaitu jika input T nya aktif dan dipengaruhi oleh clock maka outputnya akan berubah-ubah (toogle) dan jika T tidak aktif walaupun dipengaruhi oleh clock maka outputnya tidak berubah-ubah.

Pada rangkaian tersebut, dapat dilihat bahwa kaki input dari T (kaki JK) bernilai 1. Namun, kaki input tersebut hanya dipengaruhi oleh input B1 (set) dan reset (B0), dan menyebabkan keluarannya tidak berubah-ubah. Hal ini bisa terjadi karena clock pada T flip-flop menggunakan prinsip low active, begitu juga dengan inputan B1 (set) dan B0 (reset). Inputan set dan reset digunakan untuk mengendalikan keadaan output, sedangkan clock digunakan untuk mengatur timing perubahan output berdasarkan input T.

Karena nilai B1 = 0, menyebabkan kaki set menjadi aktif (aktif rendah) dan mengatur output Q menjadi 1. Dan nilai B0 = 1, menyebabkan kaki reset menjadi non-aktif dan output Q’ menjadi 0. Sehingga, pada kondisi ini clock tidak akan terpengaruh pada inputan T. Namun, pada saat B1 dan B0 sama sama diatur inputnya menjadi 1. Sinyal pulsa akan mempangaruhi inputan T, dan output dari Q dan Q’ akan toogle (berubah-ubah).

Berdasarkan data pada jurnal percobaan, terdapat beberapa kondisi yaitu:

1. Kondisi 1, B2 berfungsi sebagai clock (don't care). B1 berperan sebagai set dan B0 berperan sebagai reset. Pada kondisi ini, set tidak aktif (B1=1), karena set memiliki prinsip kerja aktif low atau aktif saat logika 0. B0=0, maka reset=0 (aktif), karena reset memiliki prinsip kerja aktif low atau aktif saat logika 0. Sehingga, dikarenakan yang aktif adalah reset, maka akan menghasilkan keluaran atau output Q=H7=0 dan Q'=H5=1.

2. Kondisi 2, inputan yang aktif adalah set (B1=0), sedangkan kondisi reset (B0=1) tidak aktif. Maka, keluaran atau outputnya adalah Q=H7=1 dan Q'=H5=0.

3. Kondisi 3, B2(clock) don't care. Sedangkan inputan B1 (set=0) dan B0 (reset=0) artinya sama-sama aktif, sehingga outputnya adalah Q=H7=1 dan Q'=H5=1. Hal ini disebut sebagai kondisi terlarang, karena Q dan Q' harus berlawanan.

4. Kondisi 4, B2 sebagai clock (digunakan untuk mentrigger), dan set (B1=1) dan reset (B0=1) artinya sama-sama tidak aktif. Sehingga, outputnya adalah berubah-ubah atau kondisi toogle (Q=toogle dan Q'=toogle).

 5. Video Rangkaian [Kembali]




 6. Analisa [Kembali]


 7. Link Download [Kembali]
Download HTML [klik di sini]
Download Rangkaian Simulasi [klik di sini]
Download Video Simulasi [klik di sini]
Download Datasheet IC74LS112 [klik disini]
Download Datasheet logicprobe [klik di sini]
Download Datasheet switch SPDT [klik di sini]










- Tidak ada komentar:

Laporan Akhir 1 Percobaan 1 (Modul 2)




1. Jurnal [Kembali]


2. Alat dan Bahan [Kembali]

A) Alat yang digunakan saat praktikum
a. Panel DL 2203C
b. Panel DL 2203D
c. Panel DL 2203S
d. Jumper

B) Alat yang digunakan saat simulasi di proteus

  a. IC 74LS112 (JK filp flop)



        b. IC 7474 (D Flip Flop)



c. Power DC (Vcc)
Vcc berfungsi untuk memberikan tegangan kepada input, dimana disini diberikan kepada switch SPDT.



d. Switch (SW-SPDT)
SPDT adalah singkatan dari Single Pole Double Throw. Switch jenis ini dapat menghubungkan dan memutuskan satu sambungan arus listrik pada dua arah sambungan.




e. Logicprobe
Logic Probe adalah logic yang berfungsi sebagai keluaran/display



3. Rangkaian Simulasi [Kembali]





 4. Prinsip Kerja Rangkaian [Kembali]

Pada rangkaian di atas terdapat gabungan antara 2 flip flop yaitu rangkaian JK flip flop dan D flip flop dengan inputan berupa switch SPDT dan output menggunakan logicprobe. Switch SPDT tersebut terhubung pada power dan juga ground, dimana kaki yang terhubung pada power mengindikasikan logika 1 dan yang terhubung pada ground mengindikasikan logika 0.

Rangkaian JK flip flop

Di rangkaian JK flip-flop terdapat switch SPDT dengan inputan B0=1, B1=1, B2=0, B3 =clock, dan B4 =1. Dapat dilihat pada kaki set, reset, serta clock menggunakan prinsip aktif rendah. Sehingga nilai output Q dan Q’ akan dipengaruhi oleh set (B1) dan reset (B0) terlebih dahulu. Dikarenakan kaki input B1=1 dan B0=1, maka set dan reset tidak dalam kondisi aktif, sehingga tidak mengendalikan keluaran atau output Q. Kemudian, lihat pada input B2 (J)=0, ketika input J=0, maka nilainya yang akan menentukan keluaran output dari Q=0. Input B4 (K)=1, karena nilai Q dan Q’ selalu belawanan, maka nilai Q’ menjadi 1. Namun, ketika B2 (J)=1 dan B4=1, maka yang akan mempengaruhi nilai keluaran selanjutnya adalah sinyal clock. Karena clock aktif rendah, maka nilai Q dan Q’ akan berubah-ubah (toogle). Jika input B2 (J)=1 dan B4 (K)= 0, maka keluaran dari Q=1 dan Q’=0, hal ini karena nilai Q dan Q’ selalu berlawanan. Pernyataan tersebut sesuai dengan tabel kebenaran ini:



Rangkaian D flip flop

Pada rangkaian D flip-flop terdapat switch SPDT dengan inputan B5=1 yang terhubung ke kaki D, dan B6=1 yang terhubung ke clock sebagai pemicu trigger nya. Input D merupakan input data yang digunakan untuk mengatur keadaan output dari flip flop. Jika input D berubah, maka keadaan output akan mengikuti nilai dari input D tersebut. Input clock (CLK) digunakan untuk mengatur kapan data pada input D akan dikomputasi dan disimpan dalam flip flop. Perubahan pada input D hanya akan memengaruhi output flip flop saat terjadi naik (rise) atau turun (fall) pada sinyal clock. Pada sinyal clock naik atau turun, data pada input D akan disimpan dan diperbarui dalam flip flop. Dalam rangkaian ini clock dengan prinsip aktif tinggi. Dengan demikian, inputan B5 (D)=1, dan B6(clock)=1 dengan ketentuan clock bekerja dengan prinsip aktif tinggi, maka keluarannya adalah Q=1 dan Q’=0.

Jadi, ketika B5 = 1 dan clock memberikan trigger kepada sistem, maka output dari Q = 1 dan Q’ = 0. Hal ini berlaku sebaliknya, ketika B5 = 0 dan clock memberikan trigger kepada sistem, maka output dari Q = 0 dan Q’ = 1. Hal ini sesuai dengan tabel kebenaran berikut:


Berdasarjan data pada jurnal, untuk beberapa kondisi, yaitu:
1. Kondisi 1, set dan reset memiliki prinsip kerja aktif low atau aktif rendah, artinya aktif saat kondisi 0. Saat kondisi set atau reset aktif, maka yang lainnya itu don't care. Di sini, kondisi reset berlogika 0 (aktif), maka output dari J-K flip flop adalah Q=0 dan Q'=1. Untuk output dari D flip-flop adalah Q=0 dan Q'=1. Hal ini karena set tidak aktif, sedangkan reset aktif.

2. Kondisi 2, di sini yang aktif adalah set(berlogika 0), sedangkan reset berlogika 1 (tidak aktif). Sehingga, yang lainnya itu don't care. Jadi, saat set aktif, maka output dari J-K flip-flop adalah Q=1 dan Q'=0, output dari D flip-flop adalah Q=1 dan Q'=0.

3. Kondisi 3, set dan reset sama-sama aktif (berlogika 0). Sehingga, yang lainnya itu don't care. Maka, output dari J-K flip flop adalah Q=1 dan Q'=1, begitupun  dengan output dari D flip-flop adalah Q=1 dan Q'=1. Kondisi ini disebut sebagai kondisi terlarang, sebab output Q dan Q' harus berlawanan.

4. Kondisi 4, set dan reset tidak aktif karena sama-sama berlogika 1. Inputan J=0 dan K=0 pada J-K flip flop, maka outputnya adalah Q=0 dan Q'=1 (kondisi tetap). Input dari D flip-flop adalah D=0 dan clocknya 1, maka output dari D flip-flop adalah Q=0 dan Q'=1.

5. Kondisi 5, set dan reset tidak aktif. Inputan J=0 dan K=1 pada J-K flip-flop dan clocknya aktif rendah (aktif saat berlogika 0, dari 1 ke 0), maka output J-K flip-flop adalah Q=0 dan Q'=1. Untuk inputan dari D flip-flop adalah D= 1 dan clocknya 0, maka output dari D flip-flop adalah Q=0 dan Q'=1.

6. Kondisi 6, set dan reset tidak aktif. Inputan dari J-K flip-flop adalah J=1 dan K=0, clocknya aktif rendah (aktif saat berlogika 0, dari 1 ke 0), maka output J-K flip-flop adalah Q=1 dan Q'=0. Inputan dari D flip-flop adalah D=don't care, dan clocknya adalah 0. Dikarenakan clock pada D flip-flop memiliki prinsip kerja aktif high (aktif saat logika 1, dari 0 ke 1). Maka, output D flip-flop adalah Q=0 dan Q'=1.

7. Kondisi 7, set dan reset tidak aktif, pada J-K flip-flop inputan J=1 dan K=1 serta clocknya aktif rendah. Maka, output dari J-K flip flop adalah toogle atau berubah-ubah. Untuk inputan D flip-flop dan clocknya diputus, sehingga tidak menghasilkan keluaran atau output.

Tambahan keterangan:
Pada J-K flip-flop, Clocknya aktif low( dari 1 ke 0), aktif saat logika 0.
Pada D flip-flop, Clocknya aktif high (dari 0 ke 1), aktif saat logika 1.

 5. Video Rangkaian [Kembali]





 6. Analisa [Kembali]

Pada percobaan 1 ini, menggunakan 2 buah flip-flop, yaitu J-K flip-flop dan D flip-flop.
Berdasarjan data pada jurnal, untuk beberapa kondisi, yaitu:
1. Kondisi 1, set dan reset memiliki prinsip kerja aktif low atau aktif rendah, artinya aktif saat kondisi 0. Saat kondisi set atau reset aktif, maka yang lainnya itu don't care. Di sini, kondisi reset berlogika 0 (aktif), maka output dari J-K flip flop adalah Q=0 dan Q'=1. Untuk output dari D flip-flop adalah Q=0 dan Q'=1. Hal ini karena set tidak aktif, sedangkan reset aktif.

2. Kondisi 2, di sini yang aktif adalah set(berlogika 0), sedangkan reset berlogika 1 (tidak aktif). Sehingga, yang lainnya itu don't care. Jadi, saat set aktif, maka output dari J-K flip-flop adalah Q=1 dan Q'=0, output dari D flip-flop adalah Q=1 dan Q'=0.

3. Kondisi 3, set dan reset sama-sama aktif (berlogika 0). Sehingga, yang lainnya itu don't care. Maka, output dari J-K flip flop adalah Q=1 dan Q'=1, begitupun  dengan output dari D flip-flop adalah Q=1 dan Q'=1. Kondisi ini disebut sebagai kondisi terlarang, sebab output Q dan Q' harus berlawanan.

4. Kondisi 4, set dan reset tidak aktif karena sama-sama berlogika 1. Inputan J=0 dan K=0 pada J-K flip flop, maka outputnya adalah Q=0 dan Q'=1 (kondisi tetap). Input dari D flip-flop adalah D=0 dan clocknya 1, maka output dari D flip-flop adalah Q=0 dan Q'=1.

5. Kondisi 5, set dan reset tidak aktif. Inputan J=0 dan K=1 pada J-K flip-flop dan clocknya aktif rendah (aktif saat berlogika 0, dari 1 ke 0), maka output J-K flip-flop adalah Q=0 dan Q'=1. Untuk inputan dari D flip-flop adalah D= 1 dan clocknya 0, maka output dari D flip-flop adalah Q=0 dan Q'=1.

6. Kondisi 6, set dan reset tidak aktif. Inputan dari J-K flip-flop adalah J=1 dan K=0, clocknya aktif rendah (aktif saat berlogika 0, dari 1 ke 0), maka output J-K flip-flop adalah Q=1 dan Q'=0. Inputan dari D flip-flop adalah D=don't care, dan clocknya adalah 0. Dikarenakan clock pada D flip-flop memiliki prinsip kerja aktif high (aktif saat logika 1, dari 0 ke 1). Maka, output D flip-flop adalah Q=0 dan Q'=1.

7. Kondisi 7, set dan reset tidak aktif, pada J-K flip-flop inputan J=1 dan K=1 serta clocknya aktif rendah. Maka, output dari J-K flip flop adalah toogle atau berubah-ubah. Untuk inputan D flip-flop dan clocknya diputus, sehingga tidak menghasilkan keluaran atau output.

Tambahan keterangan:
Pada J-K flip-flop, Clocknya aktif low( dari 1 ke 0), aktif saat logika 0.
Pada D flip-flop, Clocknya aktif high (dari 0 ke 1), aktif saat logika 1.

7. Link Download [Kembali]
Download HTML [klik di sini]
Download rangkaian simulasi [Klik di sini]
Download video simulasi [klik di sini]
Download Datasheet IC74LS112 [klik disini]
Download Datasheet IC7474 [klik disini]
Download Datasheet switch SPDT [klik di sini]
Download Datasheet logicprobe [klik di sini]











- Tidak ada komentar:

Senin, 05 Juni 2023

Tugas Pendahuluan 2 Modul 2




1. Kondisi [Kembali]

Percobaan 2 Kondisi 3
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=0, B2=don’t care

2. Gambar Rangkaian Simulasi [Kembali]



 3. Video Simulasi [Kembali]


4. Prinsip Kerja [Kembali]

Pada rangkaian ini terdapat sebuah T flip flop yang dirangkai dari sebuah JK flip flop yang inputnya disatukan. Pada kaki T (J-K) dihubungkan ke power sehingga akan selalu berlogika 1. Kaki CLK dihubungkan pada input clock. Kaki Set (S) dihubungkan pada input switch SPDT B1 dengan keadaaan logika 0. Sedangkan input Reset (R) dihubungkan pada input switch SPDT B0 dengan keadaaan logika 1. Dari keadaan tersebut output yang dihasilkan adalah Q=1 dan Q’=0.

Rangkaian T flip-flop memiliki prinsip, yaitu jika input T nya aktif dan dipengaruhi oleh clock maka outputnya akan berubah-ubah (toogle) dan jika T tidak aktif walaupun dipengaruhi oleh clock maka outputnya tidak berubah-ubah.

Pada rangkaian tersebut, dapat dilihat bahwa kaki input dari T (kaki JK) bernilai 1. Namun, kaki input tersebut hanya dipengaruhi oleh input B1 (set) dan reset (B0), dan menyebabkan keluarannya tidak berubah-ubah. Hal ini bisa terjadi karena clock pada T flip-flop menggunakan prinsip low active, begitu juga dengan inputan B1 (set) dan B0 (reset). Inputan set dan reset digunakan untuk mengendalikan keadaan output, sedangkan clock digunakan untuk mengatur timing perubahan output berdasarkan input T.

Karena nilai B1 = 0, menyebabkan kaki set menjadi aktif (aktif rendah) dan mengatur output Q menjadi 1. Dan nilai B0 = 1, menyebabkan kaki reset menjadi non-aktif dan output Q’ menjadi 0. Sehingga, pada kondisi ini clock tidak akan terpengaruh pada inputan T. Namun, pada saat B1 dan B0 sama sama diatur inputnya menjadi 1. Sinyal pulsa akan mempangaruhi inputan T, dan output dari Q dan Q’ akan toogle (berubah-ubah).

 

5. Link Download [Kembali]
Download HTML [klik di sini]
Download Rangkaian Simulasi [klik di sini]
Download Video Simulasi [klik di sini]
Download Datasheet IC74LS112 [klik disini]
Download Datasheet logicprobe [klik di sini]
Download Datasheet switch SPDT [klik di sini]












- Tidak ada komentar:

Tugas Pendahuluan 1 Modul 2




1. Kondisi [Kembali]

Percobaan 1 Kondisi 5

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=1


2. Gambar Rangkaian Simulasi [Kembali]



3. Video Simulasi [Kembali]






4. Prinsip Kerja [Kembali]

Pada rangkaian di atas terdapat gabungan antara 2 flip flop yaitu rangkaian JK flip flop dan D flip flop dengan inputan berupa switch SPDT dan output menggunakan logicprobe. Switch SPDT tersebut terhubung pada power dan juga ground, dimana kaki yang terhubung pada power mengindikasikan logika 1 dan yang terhubung pada ground mengindikasikan logika 0.

Rangkaian JK flip flop

Di rangkaian JK flip-flop terdapat switch SPDT dengan inputan B0=1, B1=1, B2=0, B3 =clock, dan B4 =1. Dapat dilihat pada kaki set, reset, serta clock menggunakan prinsip aktif rendah. Sehingga nilai output Q dan Q’ akan dipengaruhi oleh set (B1) dan reset (B0) terlebih dahulu. Dikarenakan kaki input B1=1 dan B0=1, maka set dan reset tidak dalam kondisi aktif, sehingga tidak mengendalikan keluaran atau output Q. Kemudian, lihat pada input B2 (J)=0, ketika input J=0, maka nilainya yang akan menentukan keluaran output dari Q=0. Input B4 (K)=1, karena nilai Q dan Q’ selalu belawanan, maka nilai Q’ menjadi 1. Namun, ketika B2 (J)=1 dan B4=1, maka yang akan mempengaruhi nilai keluaran selanjutnya adalah sinyal clock. Karena clock aktif rendah, maka nilai Q dan Q’ akan berubah-ubah (toogle). Jika input B2 (J)=1 dan B4 (K)= 0, maka keluaran dari Q=1 dan Q’=0, hal ini karena nilai Q dan Q’ selalu berlawanan. Pernyataan tersebut sesuai dengan tabel kebenaran ini:



Rangkaian D flip flop

Pada rangkaian D flip-flop terdapat switch SPDT dengan inputan B5=1 yang terhubung ke kaki D, dan B6=1 yang terhubung ke clock sebagai pemicu trigger nya. Input D merupakan input data yang digunakan untuk mengatur keadaan output dari flip flop. Jika input D berubah, maka keadaan output akan mengikuti nilai dari input D tersebut. Input clock (CLK) digunakan untuk mengatur kapan data pada input D akan dikomputasi dan disimpan dalam flip flop. Perubahan pada input D hanya akan memengaruhi output flip flop saat terjadi naik (rise) atau turun (fall) pada sinyal clock. Pada sinyal clock naik atau turun, data pada input D akan disimpan dan diperbarui dalam flip flop. Dalam rangkaian ini clock dengan prinsip aktif tinggi. Dengan demikian, inputan B5 (D)=1, dan B6(clock)=1 dengan ketentuan clock bekerja dengan prinsip aktif tinggi, maka keluarannya adalah Q=1 dan Q’=0.

Jadi, ketika B5 = 1 dan clock memberikan trigger kepada sistem, maka output dari Q = 1 dan Q’ = 0. Hal ini berlaku sebaliknya, ketika B5 = 0 dan clock memberikan trigger kepada sistem, maka output dari Q = 0 dan Q’ = 1. Hal ini sesuai dengan tabel kebenaran berikut:



 

5. Link Download [Kembali]
Download HTML [Klik di sini]
Download rangkaian simulasi [Klik di sini]
Download video simulasi [Klik di sini]
Download Datasheet IC74LS112 [klik disini]
Download Datasheet IC7474 [klik disini]
Download Datasheet switch SPDT [klik di sini]
Download Datasheet logicprobe [klik di sini]

















- Tidak ada komentar:

MODUL 2 (FLIP FLOP)

 MODUL 2

 "Flip-Flop"




1. Tujuan [Kembali]
  • Merangkai dan menguji berbagai macam flip flop.

2. Alat dan Bahan [Kembali]
  • Panel DL 2203C 
  • Panel DL 2203D
  • Panel DL 2203S
  • Jumper
Gambar 1.1 Module D'Lorenzo

Gambar 1.2 Jumper

3. Dasar Teori [Kembali]

Flip-Flop

Flip-flop adalah rangkaian elektronika yang memilki dua kondisi stabil dan dapat digunakan untuk menyimpan informasi. Flip-flop merupakan pengaplikasian gerbang logika yang bersifat Multivibrator Bistabil. Dikatakan Multibrator Bistabil karena kedua tingkat tegangan keluaran pada Multivibrator tersebut adalah stabil dan hanya akan mengubah situasi tingkat tegangan keluarannya saat dipicu (trigger). Flip-flop mempunyai dua Output (Keluaran) yang salah satu outputnya merupakan komplemen Output yang lain. Flip-flop terdiri dari beberapa jenis, yaitu:

A) R-S Flip-Flop
⇒R-S Flip-flop merupakan dasar dari semua flip-flop yang memiliki 2 gerbang inputan atau masukan yaitu R dan S. 
 



Gambar 3.1 R-S Flip-Flop

B) J-K Flip-Flop
↠Kelebihan J-K Flip-flop adalah tidak adanya kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya.
  
Gambar 3.2 JK Flip-Flop

C) D Flip-Flop
↠D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S. Perbedaan dengan R-S flip-flop terletak pada inputan R, dan D Flip-flop inputan R terlebih dahulu diberi gerbang NOT.
 
Gambar 3.3 D Flip-Flop

D) T Flip-Flop
↠T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan menggunakan J-K Flip-flop yang kedua inputannya dihubungkan menjadi satu maka akan diperoleh flip-flop yang memiliki watak membalik output sebelumnya jika inputannya tinggi dan outputnya akan tetap jika inputannya rendah.
 

 Gambar 3.4 T Flip-Flop

4. Percobaan [kembali]
2.5 Prosedur Percobaan
    2.5.1 Percobaan 1 J-K Flip-flop
1. Buatlah rangkaian seperti pada gambar berikut
2. Buatlah kondisi switch-switch seperti pada jurnal yang telah disediakan
3. Catat kondisi logika LED H0 dan H1 nya

    2.5.2 Percobaan 2 T Flip-flop dan aplikasinya
1. Buatlah rangkaian seperti pada gambar 7. Hubungkan output Q dan Q dengan LED H7 dan H6
2. Buatlah kondisi switch B0 s/d B4 seperti pada jurnal yang telah disediakan dan catat kondisi logika LED H0 dan H1 nya


- Tidak ada komentar:
Langganan: Postingan (Atom)

Entri yang Diunggulkan

TUGAS BESAR PRAKTIKUM UP & UC (MODUL 4)

  [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. Percobaan Percob...

  • Tugas Besar
                                                                     [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI   1.Tujuan 2. Komponen 3. Dasar Teo...
  • Modul 4
      MODUL 4   "Shift Register dan Seven Segment" [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Tujuan 2. Alat dan Bahan 3...
  • Tugas Pendahuluan 1 Modul 4
    [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Kondisi 2. Gambar Rangkaian Simulasi 3. Video Simulasi 4. Prinsip Kerja 5. Link ...