.png)
Pada rangkaian ini terdapat sebuah T flip flop yang dirangkai dari sebuah JK flip flop yang inputnya disatukan. Pada kaki T (J-K) dihubungkan ke power sehingga akan selalu berlogika 1. Kaki CLK dihubungkan pada input clock. Kaki Set (S) dihubungkan pada input switch SPDT B1 dengan keadaaan logika 0. Sedangkan input Reset (R) dihubungkan pada input switch SPDT B0 dengan keadaaan logika 1. Dari keadaan tersebut output yang dihasilkan adalah Q=1 dan Q’=0.
Rangkaian T flip-flop memiliki prinsip, yaitu jika input T nya aktif dan dipengaruhi oleh clock maka outputnya akan berubah-ubah (toogle) dan jika T tidak aktif walaupun dipengaruhi oleh clock maka outputnya tidak berubah-ubah.
Pada rangkaian tersebut, dapat dilihat bahwa kaki input dari T (kaki JK) bernilai 1. Namun, kaki input tersebut hanya dipengaruhi oleh input B1 (set) dan reset (B0), dan menyebabkan keluarannya tidak berubah-ubah. Hal ini bisa terjadi karena clock pada T flip-flop menggunakan prinsip low active, begitu juga dengan inputan B1 (set) dan B0 (reset). Inputan set dan reset digunakan untuk mengendalikan keadaan output, sedangkan clock digunakan untuk mengatur timing perubahan output berdasarkan input T.
Karena nilai B1 = 0, menyebabkan kaki set menjadi aktif (aktif rendah) dan mengatur output Q menjadi 1. Dan nilai B0 = 1, menyebabkan kaki reset menjadi non-aktif dan output Q’ menjadi 0. Sehingga, pada kondisi ini clock tidak akan terpengaruh pada inputan T. Namun, pada saat B1 dan B0 sama sama diatur inputnya menjadi 1. Sinyal pulsa akan mempangaruhi inputan T, dan output dari Q dan Q’ akan toogle (berubah-ubah).
Berdasarkan data pada jurnal percobaan, terdapat beberapa kondisi yaitu:
1. Kondisi 1, B2 berfungsi sebagai clock (don't care). B1 berperan sebagai set dan B0 berperan sebagai reset. Pada kondisi ini, set tidak aktif (B1=1), karena set memiliki prinsip kerja aktif low atau aktif saat logika 0. B0=0, maka reset=0 (aktif), karena reset memiliki prinsip kerja aktif low atau aktif saat logika 0. Sehingga, dikarenakan yang aktif adalah reset, maka akan menghasilkan keluaran atau output Q=H7=0 dan Q'=H5=1.
2. Kondisi 2, inputan yang aktif adalah set (B1=0), sedangkan kondisi reset (B0=1) tidak aktif. Maka, keluaran atau outputnya adalah Q=H7=1 dan Q'=H5=0.
3. Kondisi 3, B2(clock) don't care. Sedangkan inputan B1 (set=0) dan B0 (reset=0) artinya sama-sama aktif, sehingga outputnya adalah Q=H7=1 dan Q'=H5=1. Hal ini disebut sebagai kondisi terlarang, karena Q dan Q' harus berlawanan.
4. Kondisi 4, B2 sebagai clock (digunakan untuk mentrigger), dan set (B1=1) dan reset (B0=1) artinya sama-sama tidak aktif. Sehingga, outputnya adalah berubah-ubah atau kondisi toogle (Q=toogle dan Q'=toogle).
5. Video Rangkaian [Kembali]
7. Link Download [Kembali]
Tidak ada komentar:
Posting Komentar