Laporan Akhir 1 Percobaan 1 (Modul 2)

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

A) Alat yang digunakan saat praktikum

a. Panel DL 2203C

b. Panel DL 2203D

c. Panel DL 2203S

d. Jumper

B) Alat yang digunakan saat simulasi di proteus

  a. IC 74LS112 (JK filp flop)

        b. IC 7474 (D Flip Flop)

c. Power DC (Vcc)

Vcc berfungsi untuk memberikan tegangan kepada input, dimana disini diberikan kepada switch SPDT.

d. Switch (SW-SPDT)

SPDT adalah singkatan dari Single Pole Double Throw. Switch jenis ini dapat menghubungkan dan memutuskan satu sambungan arus listrik pada dua arah sambungan.

e. Logicprobe

Logic Probe adalah logic yang berfungsi sebagai keluaran/display

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada rangkaian di atas terdapat gabungan antara 2 flip flop yaitu rangkaian JK flip flop dan D flip flop dengan inputan berupa switch SPDT dan output menggunakan logicprobe. Switch SPDT tersebut terhubung pada power dan juga ground, dimana kaki yang terhubung pada power mengindikasikan logika 1 dan yang terhubung pada ground mengindikasikan logika 0.

Rangkaian JK flip flop

Di rangkaian JK flip-flop terdapat switch SPDT dengan inputan B0=1, B1=1, B2=0, B3 =clock, dan B4 =1. Dapat dilihat pada kaki set, reset, serta clock menggunakan prinsip aktif rendah. Sehingga nilai output Q dan Q’ akan dipengaruhi oleh set (B1) dan reset (B0) terlebih dahulu. Dikarenakan kaki input B1=1 dan B0=1, maka set dan reset tidak dalam kondisi aktif, sehingga tidak mengendalikan keluaran atau output Q. Kemudian, lihat pada input B2 (J)=0, ketika input J=0, maka nilainya yang akan menentukan keluaran output dari Q=0. Input B4 (K)=1, karena nilai Q dan Q’ selalu belawanan, maka nilai Q’ menjadi 1. Namun, ketika B2 (J)=1 dan B4=1, maka yang akan mempengaruhi nilai keluaran selanjutnya adalah sinyal clock. Karena clock aktif rendah, maka nilai Q dan Q’ akan berubah-ubah (toogle). Jika input B2 (J)=1 dan B4 (K)= 0, maka keluaran dari Q=1 dan Q’=0, hal ini karena nilai Q dan Q’ selalu berlawanan. Pernyataan tersebut sesuai dengan tabel kebenaran ini:

Rangkaian D flip flop

Pada rangkaian D flip-flop terdapat switch SPDT dengan inputan B5=1 yang terhubung ke kaki D, dan B6=1 yang terhubung ke clock sebagai pemicu trigger nya. Input D merupakan input data yang digunakan untuk mengatur keadaan output dari flip flop. Jika input D berubah, maka keadaan output akan mengikuti nilai dari input D tersebut. Input clock (CLK) digunakan untuk mengatur kapan data pada input D akan dikomputasi dan disimpan dalam flip flop. Perubahan pada input D hanya akan memengaruhi output flip flop saat terjadi naik (rise) atau turun (fall) pada sinyal clock. Pada sinyal clock naik atau turun, data pada input D akan disimpan dan diperbarui dalam flip flop. Dalam rangkaian ini clock dengan prinsip aktif tinggi. Dengan demikian, inputan B5 (D)=1, dan B6(clock)=1 dengan ketentuan clock bekerja dengan prinsip aktif tinggi, maka keluarannya adalah Q=1 dan Q’=0.

Jadi, ketika B5 = 1 dan clock memberikan trigger kepada sistem, maka output dari Q = 1 dan Q’ = 0. Hal ini berlaku sebaliknya, ketika B5 = 0 dan clock memberikan trigger kepada sistem, maka output dari Q = 0 dan Q’ = 1. Hal ini sesuai dengan tabel kebenaran berikut:

Berdasarjan data pada jurnal, untuk beberapa kondisi, yaitu:

1. Kondisi 1, set dan reset memiliki prinsip kerja aktif low atau aktif rendah, artinya aktif saat kondisi 0. Saat kondisi set atau reset aktif, maka yang lainnya itu don't care. Di sini, kondisi reset berlogika 0 (aktif), maka output dari J-K flip flop adalah Q=0 dan Q'=1. Untuk output dari D flip-flop adalah Q=0 dan Q'=1. Hal ini karena set tidak aktif, sedangkan reset aktif.

2. Kondisi 2, di sini yang aktif adalah set(berlogika 0), sedangkan reset berlogika 1 (tidak aktif). Sehingga, yang lainnya itu don't care. Jadi, saat set aktif, maka output dari J-K flip-flop adalah Q=1 dan Q'=0, output dari D flip-flop adalah Q=1 dan Q'=0.

3. Kondisi 3, set dan reset sama-sama aktif (berlogika 0). Sehingga, yang lainnya itu don't care. Maka, output dari J-K flip flop adalah Q=1 dan Q'=1, begitupun  dengan output dari D flip-flop adalah Q=1 dan Q'=1. Kondisi ini disebut sebagai kondisi terlarang, sebab output Q dan Q' harus berlawanan.

4. Kondisi 4, set dan reset tidak aktif karena sama-sama berlogika 1. Inputan J=0 dan K=0 pada J-K flip flop, maka outputnya adalah Q=0 dan Q'=1 (kondisi tetap). Input dari D flip-flop adalah D=0 dan clocknya 1, maka output dari D flip-flop adalah Q=0 dan Q'=1.

5. Kondisi 5, set dan reset tidak aktif. Inputan J=0 dan K=1 pada J-K flip-flop dan clocknya aktif rendah (aktif saat berlogika 0, dari 1 ke 0), maka output J-K flip-flop adalah Q=0 dan Q'=1. Untuk inputan dari D flip-flop adalah D= 1 dan clocknya 0, maka output dari D flip-flop adalah Q=0 dan Q'=1.

6. Kondisi 6, set dan reset tidak aktif. Inputan dari J-K flip-flop adalah J=1 dan K=0, clocknya aktif rendah (aktif saat berlogika 0, dari 1 ke 0), maka output J-K flip-flop adalah Q=1 dan Q'=0. Inputan dari D flip-flop adalah D=don't care, dan clocknya adalah 0. Dikarenakan clock pada D flip-flop memiliki prinsip kerja aktif high (aktif saat logika 1, dari 0 ke 1). Maka, output D flip-flop adalah Q=0 dan Q'=1.

7. Kondisi 7, set dan reset tidak aktif, pada J-K flip-flop inputan J=1 dan K=1 serta clocknya aktif rendah. Maka, output dari J-K flip flop adalah toogle atau berubah-ubah. Untuk inputan D flip-flop dan clocknya diputus, sehingga tidak menghasilkan keluaran atau output.

Tambahan keterangan:

Pada J-K flip-flop, Clocknya aktif low( dari 1 ke 0), aktif saat logika 0.

Pada D flip-flop, Clocknya aktif high (dari 0 ke 1), aktif saat logika 1.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

Pada percobaan 1 ini, menggunakan 2 buah flip-flop, yaitu J-K flip-flop dan D flip-flop.

Berdasarjan data pada jurnal, untuk beberapa kondisi, yaitu:

1. Kondisi 1, set dan reset memiliki prinsip kerja aktif low atau aktif rendah, artinya aktif saat kondisi 0. Saat kondisi set atau reset aktif, maka yang lainnya itu don't care. Di sini, kondisi reset berlogika 0 (aktif), maka output dari J-K flip flop adalah Q=0 dan Q'=1. Untuk output dari D flip-flop adalah Q=0 dan Q'=1. Hal ini karena set tidak aktif, sedangkan reset aktif.

2. Kondisi 2, di sini yang aktif adalah set(berlogika 0), sedangkan reset berlogika 1 (tidak aktif). Sehingga, yang lainnya itu don't care. Jadi, saat set aktif, maka output dari J-K flip-flop adalah Q=1 dan Q'=0, output dari D flip-flop adalah Q=1 dan Q'=0.

3. Kondisi 3, set dan reset sama-sama aktif (berlogika 0). Sehingga, yang lainnya itu don't care. Maka, output dari J-K flip flop adalah Q=1 dan Q'=1, begitupun  dengan output dari D flip-flop adalah Q=1 dan Q'=1. Kondisi ini disebut sebagai kondisi terlarang, sebab output Q dan Q' harus berlawanan.

4. Kondisi 4, set dan reset tidak aktif karena sama-sama berlogika 1. Inputan J=0 dan K=0 pada J-K flip flop, maka outputnya adalah Q=0 dan Q'=1 (kondisi tetap). Input dari D flip-flop adalah D=0 dan clocknya 1, maka output dari D flip-flop adalah Q=0 dan Q'=1.

5. Kondisi 5, set dan reset tidak aktif. Inputan J=0 dan K=1 pada J-K flip-flop dan clocknya aktif rendah (aktif saat berlogika 0, dari 1 ke 0), maka output J-K flip-flop adalah Q=0 dan Q'=1. Untuk inputan dari D flip-flop adalah D= 1 dan clocknya 0, maka output dari D flip-flop adalah Q=0 dan Q'=1.

6. Kondisi 6, set dan reset tidak aktif. Inputan dari J-K flip-flop adalah J=1 dan K=0, clocknya aktif rendah (aktif saat berlogika 0, dari 1 ke 0), maka output J-K flip-flop adalah Q=1 dan Q'=0. Inputan dari D flip-flop adalah D=don't care, dan clocknya adalah 0. Dikarenakan clock pada D flip-flop memiliki prinsip kerja aktif high (aktif saat logika 1, dari 0 ke 1). Maka, output D flip-flop adalah Q=0 dan Q'=1.

7. Kondisi 7, set dan reset tidak aktif, pada J-K flip-flop inputan J=1 dan K=1 serta clocknya aktif rendah. Maka, output dari J-K flip flop adalah toogle atau berubah-ubah. Untuk inputan D flip-flop dan clocknya diputus, sehingga tidak menghasilkan keluaran atau output.

Tambahan keterangan:

Pada J-K flip-flop, Clocknya aktif low( dari 1 ke 0), aktif saat logika 0.

Pada D flip-flop, Clocknya aktif high (dari 0 ke 1), aktif saat logika 1.

7. Link Download [Kembali]

Download HTML [klik di sini]

Download rangkaian simulasi [Klik di sini]

Download video simulasi [klik di sini]

Download Datasheet IC74LS112 [klik disini]

Download Datasheet IC7474 [klik disini]

Download Datasheet switch SPDT [klik di sini]

Download Datasheet logicprobe [klik di sini]