1. Kondisi
[Kembali]
Percobaan 1 Kondisi 11
Buatlah rangkaian seperti gambar percobaan 1 dengan output di output dibatasi sampai 1010.
2. Gambar Rangkaian Simulasi
[Kembali]
Pada rangkaian ini terdapat 7 buah switch SPDT, dimana masing-masing kaki switch SPDT ada yang terhubung ke power supply +5V dan ada yang terhubung dengan ground. Kaki yang terhubung ke power supply berfungsi sebagai pengindikasi logika 1, sedangkan kaki yang terhubung dengan ground berfungsi sebagai pengindikasi logika 0. Switch SPDT 1 terhubung dengan kaki set JK flip flop keempat. Switch SPDT 2 terhubung dengan kaki set JK flip flop ketiga. Switch SPDT 3 terhubung dengan kaki set JK flip flop kedua. Switch SPDT 4 terhubung dengan kaki set JK flip flop pertama. Switch SPDT 5 terhubung dengan salah satu kaki input gerbang AND. Kaki input gerbang AND yang lain terhubung dengan inputan clock. Switch SPDT 6 terhubung dengan kaki inputran J dan K, namun sebelum masuk ke kaki inputan K, diberi gerbang NOT terlebih dahulu agar inputan J dan K tidak sama. Jika inputan J dan K memiliki inputan 1 dan 1, maka outputnya akan terjadi toogle. Jika inputan J dan K memiliki inputan 0 dan 0, maka outputnya tidak mengalami perubahan. Switch SPDT 7 terhubung dengan kaki reset JK flip flop pertama, kedua, ketiga, dan keempat. Kaki set dan reset akan diatur menjadi logika 1 agar tidak aktif, karena di sini kaki set dan reset memiliki prinsip kerja aktif low. Dikarenakan kaki set dan reset tidak aktif, maka yang berpengaruh terhadap output JK flip flop adalah inputan J,K dan clocknya.
JK flip flop pertama, kedua, ketiga, keempat akan mendapatkan inputan clock dari output gerbang AND. Agar inputan clock pada JK flip flop aktif atau berlogika 1, maka kita harus mengatur Switch SPDT 5 terhubung dengan power supply, sehingga memberikan indikasi logika 1. Jadi, saat clock inputan pada kaki gerbang AND berlogika 1 dan kaki inputan gerbang AND yang satunya (berasal dari Switch SPDT 5) juga berlogika 1, maka akan menghasilkan output berlogika 1, ini yang akan menjadi inputan pada clock JK flip flop. Inputan J dan K flip flop kedua dan seterusnya, berasal dari output Q dan Q' flip flop sebelumnya.
Sesuai dengan kondisi percobaan, kita harus membuat outputnya dibatasi sampai 1010. Rangkaian ini termasuk ke dalam rangkaian shift register dengan jenis SISO (Serial In Serial Out), yaitu jenis shift register yang melakukan pengiriman data secara serial dan mengeluarkan data secara serial. Data akan masuk pertama kali yaitu yang LSBnya, dan terakhirnya baru MSB.
5. Link Download
[Kembali]
Download datasheet JK Flipflop [disini]
Download datasheet gerbang AND [disini]
Download Datasheet Gerbang NOT [klik disini]
Download Datasheet switch SPDT [klik di sini]
Download Datasheet logicprobe [klik di sini]
Tidak ada komentar:
Posting Komentar