Percobaan 1 Kondisi 10
Buatlah rangkaian seperti gambar percobaan 1 dengan menggunakan D flip flop dan output seven segment
2. Gambar Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja [Kembali]
Pada rangkaian ini, terdapat 2 buah switch SPDT, dimana kaki SW-SPDT yang terhubung dengan power supply berfungsi sebagai pengindikasi logika 1, sedangkan kaki SW-SPDT yang terhubung dengan ground berfungsi sebagai pengindikasi logika 0. Di sini terdapat 4 buah rangkaian D flip-flop yang tersusun secara seri, terdapat sebuah decoder 7448 serta keluaran akhir yaitu seven segment sebagai alat untuk menampilkan angka keluaran dari counter. Kaki set dan reset masing-masing D flip flop terhubung dengan SW-SPDT. Kaki set dan reset dapat bekerja saat kondisi fall time yaitu aktif saat kondisi dari 1 ke 0. Sehingga, kita harus menjadikan kaki set dan reset berlogika 1 (tidak aktif) agar dapat melakukan perhitungan.
Rangkaian yang digunakan pada percobaan ini adalah Rangkaian Counter Asyncronous. Hal ini disebabkan karena semua D flip-flop terhubung secara seri. Pada rangkaian ini, hanya D flip-flop pertama yang mendapatkan sinyal clock atau tegangan awal dari clock, sedangkan D flip-flop selanjutnya mendapatkan inputan clock dari output D flip-flop sebelumnya.
Selanjutnya, saat kita mengatur kaki set dan reset berlogika 1, dan inputan D dihubungkan dengan output Q', kemudian dari output Q' disambungkan kepada clock D flip-flop setelahnya. Begitupun seterusnya sampai D flip-flop terakhir. Sehingga, saat dirunning, maka rangkaian ini akan melakukan perhitungan mulai dari 0-15. Rangkaian ini termasuk ke dalam Counter asinkronus up, karena melakukan perhitungan dari yang terkecil hingga terbesar.
5. Link Download
[Kembali]
HTML di sini
Download video simulasi di sini
Download rangkaian simulasi di sini
Download Datasheet D Flip Flop di sini
Download Datasheet 7448 Decoder di sini
Download Datasheet Seven Segment di sini
Download Datasheet SW-SPDT di sini
Tidak ada komentar:
Posting Komentar